Реферати українською » Информатика, программирование » Організація пам'яті СП. Доступ до пам'яті. Блоки пам'яті


Реферат Організація пам'яті СП. Доступ до пам'яті. Блоки пам'яті

Страница 1 из 3 | Следующая страница

Федеральне Агентство освіти Російської ФедераціїПензенский державний університет Кафедра "Інформаційна безпеку систем і технологій"

>РЕФЕРАТ

на тему:

"Організація пам'яті СП. Доступ до пам'яті. Блоки пам'яті.

Зовнішня пам'ять.Кеш-память "

Дисципліна:ЦиМПТ

Група:

>Виполнил:

Керівник роботи:

Пенза 2006


Зміст

Запровадження

Метод подвійного доступу до пам'яті

>Кеш-команди і звернення до даним по шині пам'яті

Шини пам'яті і генерація адрес

Звернення до блоку пам'яті та

Обмеження при зверненні до простору пам'яті

Інтерфейс зовнішньої пам'яті

Банки зовнішньої пам'яті

>Небанковая пам'ять

Вибір початковій завантаження пам'яті

Синхронізація звернення до зовнішньої пам'яті

Зовнішня пам'ять

Шини пам'яті і генерація адрес

Обмін даними між шинами пам'яті

Простір внутрішньої пам'ятіADSP-21062

Простір внутрішньої пам'ятіADSP-21061

Простір пам'ятімногопроцессорной системи

Укладання


Запровадження

Для зберігання програм, тож даних процесориADSP-2106x мають великий обсягдвухпортовой пам'яті, розташованої на кристалі. Пам'ять ділиться на два блоку, які називаються блок 0 та Блок 1. Обсяг пам'яті, доступною в процесорахADSP-2106x, наведено нижче:

ХарактеристикиSRAM >ADSP-21060 >ADSP-21062 >ADSP-21061
Повний обсяг 4Мбит 2Мбит 1Мбит
Обсяг блоку >2Мбит 1Мбит 0.5Мбит
число48-разрядних слів
на блок 40Кслов 20Кслов 8Кслов
число32-разрядних слів
на блок 64Кслова 32Кслова 16Кслов
число16-разрядних слів
на блок 128Кслов 64Кслова 32Кслова

Через зовнішній порт процесораADSP-2106x може бути до запланованих 4гигаслов додаткової пам'яті, яка перебуває поза кристала.

>32-разрядние слова йдуть на уявлення даних із плаваючою точкою одиночній точності стандартуIEEE.48-разрядние слова містять команди чи40-разрядние дані з плаваючою точкою підвищеної точності. З іншого боку, до подання цілочислових чи дробових данихADSP-2106х підтримує формат16-разрядних коротких слів.

У кожному процесоріADSP-2106x пам'ять сполучається з іншими функціональними пристроями через три внутрішні шини: шину пам'яті програми (РМ), шину пам'яті даних (DM), шину виводу-введення-висновку (>I/O). Шина РМ і шина DM спільно використовують один порт пам'яті, а шинаI/O - інший. Внутрішні шини РМ і DM управляються ядром процесора, шинаI/O управляється пристроєм виводу-введення-висновку (>ЮР), розташованим на кристаліADSP-2106x. ШинаI/O дозволяє здійснювати паралельну передачу даних між будь-яким блоком пам'яті і портами зв'язкуADSP-2106x (>линк-портами, послідовними портами і зовнішніх портом).

Під час такоїдвухпортовой структурі звернення до внутрішньої пам'яті ядра процесора та внутрішнього облаштування виводу-введення-висновку здійснюються незалежно стосовно друг до друга. У першому циклі до кожного блоку пам'яті можуть звертатись і ядро процесора, і пристрій виводу-введення-висновку, причому коли ядро процесора і пристрій виводу-введення-висновку звертаються одного й тому блоку, то додаткових циклів непотрібен.

Ядро процесора і пристрій виводу-введення-висновку мають доступом до зовнішнім шинам (>DATA47 0,ADDR310) через зовнішній портADSP-2106x. Зовнішній порт забезпечує доступом до пам'яті, розміщеної поза кристала, і до периферійним пристроям. Через неї звертатися до внутрішньої пам'яті іншихADSP-2106х, з'єднаних умногопроцессорную систему. Схема з'єднання з загальної шиною дозволяє реалізовувати одне об'єднана адресне простір, у якому можуть зберігатися і код, і такі.

Зовнішня пам'ять то, можливо 16-, 32 - чи48-разрядная; контролер прямого доступу на згадку про (>DMA) автоматично упаковує зовнішні дані в слова відповідної розрядності:48-разрядние команди чи32-разрядние дані. Зауважимо, що внутрішня пам'ять розділена на два блоку, звані блок 0 і "Блок 1, а зовнішнє простір пам'яті розділене чотирма банку.


Метод подвійного доступу до пам'яті

У процесорах сімействаADSP-2100 іADSP-21000 пам'ять традиційно поділяється напам'ять програми (для зберігання команд) і пам'ять даних (для зберігання даних). Для модифікованої гарвардської архітектури процесорів характерна можливість збереження даних у пам'яті програми. УADSP-2106x підтримується поділ розташованих на кристалі шин деякі шини: для пам'яті програми розвитку й пам'яті даних (як і сімействіADSP-21000), але з обмежується використання однієї з двох блоків пам'яті для зберігання програми, а іншого - для зберігання даних. Така була дозволяє вільно конфіґурувати пам'ять для зберігання різних комбінацій коду та об'єктивності даних.

Наявність незалежних шин пам'яті програми розвитку й пам'яті даних дозволяють ядру процесораADSP-2106x одночасно звертатися до командам і даним в обох блоках пам'яті. Якщо потрібно звернутися до двох словами щодо одного й тому самому блоці пам'яті (за однією й тієї шині) з допомогою однієї команди, знадобиться додатковий цикл. Команди вибираються з пам'яті по шині пам'яті програми або з кешу команд. До даним можна звертатися по шині пам'яті даних (використовуючиDAG1) і з шині пам'яті програми (використовуючиDAG2). Схема сполуки шин вADSP-2106x показано нарис.5.1.

Два блоку пам'яті процесорівADSP-2106x може бутисконфигурировани для зберігання різних комбінацій48-разрядних команд і32-разрядних даних. Проте, максимальна ефективність (тобто. виконання двох команд доступу до даних за цикл) досягається, як у одному блоці перебувають команди, і дані пам'яті програми, а іншому блоці - лише дані пам'яті даних. Це означає, що з команди, що вимагає двох інтерпретацій даним, шина РМ (іDAG2) використовуватиметься звернення до даних з блоком, що містить і команди, і такі, а шина DM (іDAG1) використовуватиметься звернення до даних з блоком, що містить лише дані, причомувибираемая команда мусить бути доступна з кешу. Інший спосіб у тому, щоб зберігати один операнд у зовнішній пам'яті, а інший - у кожному блоці внутрішньої пам'яті.

При реалізації цифрових фільтрів та швидкого перетворення Фур'є (>FFT) з допомогою процесорів і під час деяких команд мають бути доступними дваоперанда даних. У цифровому фільтрі, наприклад, коефіцієнти фільтра можуть зберігатися як32-разрядних слів у тому самому блоці пам'яті, який містить48-разрядние команди, тоді як32-разрядние вибірки даних зберігаються у іншому блоці. Це дозволяє виконати щодо одного циклі команду з подвійним доступом до даних, коли коефіцієнти фільтра вибираються по шині РМ з допомогоюDAG2, а команда - з кешу.

Щоб якось забезпечити паралельний доступом до двом областям пам'яті за цикл, необхідні такі умови:

два адреси потрібно розміщувати у різних блоках пам'яті (тобто. як блоці 0, другий - у блоці 1);

одну адресу повинен генеруватисяDAG1, а інший -DAG2;

адресуDAG1 ні вказувати той самий самий блок пам'яті, із якого обрано команда;

команда мусить бути наступного типу:

>Compute,Rx=DM (10-17,М0-М7),Ry=PM (18-115,М8-М15); (Зауважимо, що читання і запис взаємозамінні).

Запам'ятайте, що у протягом передачі з допомогоюDAG2 обраній команди немає укеше, відбудеться невдалий звернення докешу.


>Кеш-команди і звернення до даним по шині пам'яті

Зазвичай, уADSP-2106x команди вибираються по48-разрядной шині даних пам'яті програми (>PMD). Та коли процесор виконує команду з подвійним доступом до даних, що потребує, щоб цісчитивались чи записувалися по шині >PMD, виникає конфлікт під час використання цієї шини. Кеш команд дозволяє дозволити цього конфлікту, забезпечуючи команду (якщо вона збереглась укеше по тому, якою була виконано вперше).

Забезпечуючи команду, кеш дозволяє ядру процесора звернутися до даних по шині >PMD; ядро процесора вибирає команду з кешу натомість, щоб вибирати їх із пам'яті, отож у процесорі разом з вибором команди можуть передаватися дані про шині >PMD. У кеш поміщаються ті команди, під час виборів яких із пам'яті виникає конфлікт за зверненням до даних по шині >PMD.

Кеш команд дозволяє здійснювати звернення до даних по шині РМ без додаткових циклів, якщо команда, що має бути обрано, вжекеширована. Навіть якщо його команда і такі перебувають у різних блоках пам'яті, але їхнього вибірки використовується сама й той самий шина, то разі невдалого звернення докешу завжди більшатиме додатковий цикл.

 

Шини пам'яті і генерація адрес

У процесоріADSP-2106x є три внутрішні шини, з'єднані з йогодвухпортовой пам'яттю: шини РМ, DM і шинаI/O. Шини РМ і DM спільно використовують один порт пам'яті, а шинаI/O - інший порт.

Програмний автомат і генератори адреси даних (>DAG1 іDAG2) формують адреси пам'яті. Програмний автомат виводить24-разрядний адресу на шину РМ для вибору команди.DAG1 іDAG2 забезпечують адреси для читання і запис даних (див.рис.5.1).

Два генератора адреси даних дозволяють виконувати непряму адресацію даних.DAG1 виводить32-разрядний адресу на шину адреси DM.DAG2 виробляє24-разрядний адресу для звернення до даних по шині даних РМ.DAG1 іDAG2 можуть генерувати адреси одночасно - по шиніРМА і шиніDMA - для подвійнихоперандовчтения/записи, якщо команда, що має бути обрано, доступна з кешу.

>48-разрядная шинаPMD використовується передачі команд (та об'єктивності даних),40-разрядная шинаDMD використовується передачі даних.Разрядность шиниPMD - 48 біт у відповідність із довжиною командного слова. Коли ця шина використовується передачі32-разрядних даних із плаваючою точкою чи32-разрядних даних із фіксованою точкою, то дані вирівнюються до 32 старшим розрядам шини.

>40-разрядная шинаDMD забезпечує шлях до передачі за цикл вмісту будь-якого регістру в процесорі будь-якій іншій регістр чи будь-яку осередок зовнішньої пам'яті. Адреси даних беруть із однієї з двох джерел: абсолютної величини, певної у команді (пряма адресація), чи із виходу генератора адреси даних (непрямаадресация).32-разрядние дані з фіксованою точкою і32-разрядние дані з плаваючою точкою одиночній точності також вирівнюються до 32 старшим розрядам шини.

>Регистри РХ, що з'єднують шини, дозволяють виконувати обмін даними між48-разрядной шиноюPMD і40-разрядной шиноюDMD чи торгівлі між40-разряднимрегистровим файлом і шиноюPMD. Ці регістри містять апаратні кошти на усунення розбіжності у розрядності шин.

Три шини: РМ, DM іI/O - гуртуються у зовнішньому порту процесора, створюючи поза кристала одиночні шини даних (>DATA47_0) і адреси (>ADDR31 _0)


Звернення до блоку пам'яті та

По кожній із трьох внутрішніх шинADSP-2106x можна звертатися до жодного з блоків внутрішньої пам'яті у час. До кожного блокудвухпортовой пам'яті може звернутися і ядро процесора (по шині РМ чи шині DM), і пристрій вводу-виводу (по шиніI/O) за цикл. Якщо ядро процесора і пристрій виводу-введення-висновку звертаються одного й тому блоку пам'яті, то додаткових циклів непотрібен.

Та коли ядро процесора здійснює два звернення одного блоку пам'яті щодо одного й тому самому циклі, наприклад, по шині РМ (використовуючи програмний автомат чиDAG2) і з шині DM (використовуючиDAG1), виникає конфлікт. Якщо це відбувається, то потрібно додатковий цикл. Спочатку виконується звернення з шині DM, потім у додатковому циклі виконується звернення з шині РМ.

 

Обмеження при зверненні до простору пам'яті

Три внутрішніх шини (DM, РМ іI/O)ADSP-2106x можна використовувати для звернення до карти пам'яті процесора відповідно до наступним правилам:

По шині DM можна звертатися до всього простору пам'яті.

По шині РМ можна звертатися лише у простору внутрішньої пам'яті і до 12 молодшиммегасловам простору зовнішньої пам'яті.

По шиніI/O можна звертатися до всього простору пам'яті, крім відображених в карті пам'яті регістрівЮР (у просторі внутрішньої пам'яті).

Зауважимо, що у Версії кристала 1.0 (>SiliconRevision 1.0) більш ранніх версіях під час операції адресації зпредмодификацией на повинен змінюватися простір пам'яті адреси. Наприклад,предмодификация адреси у просторі внутрішньої пам'яті має давати адресу у просторі зовнішньої пам'яті. Є одна виключення з цього правила: команда непрямого переходу (>JUMP) чи команда виклику (>CALL) зпред-модификацией адреси можуть викликати перехід із внутрішньої пам'яті на зовнішній. Версії кристала 2.0 (>SiliconRevision 2.0) та пізніші версії немає обмежень напредмодификацию.

 

Інтерфейс зовнішньої пам'яті

ПроцесорADSP-2106x забезпечує адресацію через зовнішній порт до запланованих 4гигаслов пам'яті, розташованої поза кристала. Це зовнішнє адресне простір включає простір пам'ятімногопроцессорной системи (пам'ять на кристалі іншихADSP-2106x, об'єднаних вмногопроцессорную систему), і навіть простір зовнішньої пам'яті (область пам'яті, розташованої поза кристала).

Сигнали управління пам'яттю дозволяють здійснювати пряме з'єднання з швидкими статичними пристроями пам'яті (>SRAM). Можуть також використовуватися зображені в карті пам'яті периферійні пристрої і більш повільна пам'ять з обумовленою користувачем комбінацієюпрограммируемих станів очікування й апаратних сигналів підтвердження зв'язку. ВисновкиSBTS (переклад шини до третього стан) іPAGE (кордон сторінки) можна використовувати для інтерфейсу з динамічної пам'яттю (>DRAM).

У зовнішній пам'яті можуть зберігатися і команди, і такі. Зовнішня шина даних (>DATA47) мусить бути48-разрядной передачі команд і/або40-разрядних даних із плаваючою точкою підвищеної точності, чи32-разрядной передачі даних із плаваючою точкою одиночній точності. Якщо зовнішня пам'ять містить лише дані чи упаковані команди, які передаватися поDMA, то зовнішня шина даних то, можливо 16 - чи32-разрядной. У системі подібного типу пристрій виводу-введення-висновку процесораADSP-2106х здійснює розпакування вхідних даних, і упаковку виходять даних.

 

Банки зовнішньої пам'яті

Зовнішня пам'ять розділена чотирма рівних банку; кожен із банків пов'язані з власним генератором станів очікування. Це дозволяє відображати повільніші периферійні влаштування у карту пам'яті того банку, котрій визначено конкретну кількість станів очікування.Отображая периферійні влаштування у різних банках, ви можете забезпечити роботу пристроївI/O, які мають різні вимоги до синхронізації.

Банк 0 починається з адреси0x0040 0000 у зовнішній пам'яті, його йдуть банки 1, 2 і трьох. КолиADSP-2106x генерує адресу, які перебувають всередині однієї з чотирьох банків, то активізуються відповідні лінії вибору пам'ятіMSo.

Висновки можуть використовуватися як вибір кристала для пам'яті чи інших зовнішніх пристроїв, усуваючи цим потреби у зовнішньоїдекодирующей логіці.MSo забезпечує лінію вибору банку динамічної пам'ятіDRAM, що він використовують у комбінації з сигналомPAGE (див. "Виявлення кордону сторінкиDRAM").

Розмір банків пам'яті то, можливо від 8килослов до 256мегаслов і бути дорівнює ступеня двійки. Вибір розміру банку пам'яті виконується з допомогою поля бітMSIZE регіструSYSCON так:

>MSIZE =log, (бажаний розмір банку) - 13.

ЛініїMSi-o ~ лініїдекодированного адреси пам'яті, статки змінюється до того ж саме час, як і в інших ліній адреси. Коли ні звернення до зовнішньої пам'яті, то лініїMS-i-o неактивні. Але вони активні, коли виконується умовна команда звернення до пам'яті, незалежно від цього, істинно умова чинет.д.ля

Страница 1 из 3 | Следующая страница

Схожі реферати:

Навігація